Gần đây, sau khi Intel ra mắt quy trình A14, hai gã khổng lồ của ngành bán dẫn chính thức tham gia vào cuộc chiến đỉnh cao này. Từ những thông tin hiện có, có thể thấy rằng, nhìn chung, họ đang cạnh tranh gay gắt trong các lĩnh vực kiến trúc, khắc litho EUV và thiết kế transistor.
Đầu tiên là TSMC, theo lời giới thiệu của tiến sĩ Yuh-Jier Mii, Phó Tổng Giám đốc điều hành kiêm COO đồng thời, hướng phát triển hiện tại là từ FinFET sang Nanosheet. Ngoài những công nghệ này, thiết bị NFET và PFET chồng lên nhau theo chiều dọc (được gọi là CFET) cũng có thể là một giải pháp tiềm năng trong việc thu nhỏ thiết bị. Bên cạnh CFET, đã có những tiến bộ trong vật liệu kênh, có thể thúc đẩy việc thu nhỏ kích thước và giảm tiêu thụ điện năng. Hình trên tổng hợp những tiến bộ này.
Tiến sĩ Mii cho biết, TSMC đã tích cực xây dựng thiết bị CFET dựa trên silicon để đạt được mức độ thu nhỏ cao hơn. TSMC đã trình diễn transistor CFET đầu tiên với khoảng cách kênh là 48 nanomet tại IEDM 2023. Trong năm nay, TSMC đã giới thiệu inverter CFET nhỏ nhất tại IEDM. Hình dưới đây trình bày các đặc điểm hiệu suất cân bằng của thiết bị tại điện áp lên đến 1.2V.
Ông giải thích rằng, buổi trình diễn này đánh dấu một cột mốc quan trọng trong sự phát triển của công nghệ CFET, sẽ giúp thúc đẩy sự mở rộng công nghệ trong tương lai.
Tiến sĩ Mii báo cáo rằng, nghiên cứu về transistor vật liệu kênh 2D cũng đã đạt được những tiến bộ đáng kể. TSMC lần đầu tiên trình diễn hiệu suất điện của kênh đơn trong kiến trúc nanomảnh chồng lên nhau tương tự như công nghệ N2. Bên cạnh đó, họ còn phát triển một inverter với thiết bị kênh N và P khớp nối tốt, với điện áp hoạt động là 1V. Hình dưới đây tóm tắt công việc này.
Nhìn về tương lai, TSMC cũng lên kế hoạch tiếp tục phát triển công nghệ liên kết mới để cải thiện hiệu suất liên kết. Đối với liên kết đồng, chúng tôi dự định sử dụng giải pháp lỗ xuyên mới để giảm điện trở lỗ xuyên và điện dung ghép. Ngoài ra, chúng tôi cũng đang phát triển một lớp ngăn đồng mới để giảm điện trở của dây đồng.
Ngoài đồng, hiện tại chúng tôi đang nghiên cứu vật liệu kim loại mới có khoảng trống khí nhằm giảm thêm điện trở và điện dung ghép. Graphene xen kẽ là một loại vật liệu kim loại mới hứa hẹn có thể giảm đáng kể độ trễ của liên kết trong tương lai. Hình dưới đây tóm tắt công việc này.
Turbo Cell của Intel
Thao tác 14A mà Intel chuẩn bị ra mắt (dự kiến sản xuất thử nghiệm vào năm 2027) có thông số hiệu suất tiêu thụ điện năng giảm tới 35%. Intel cũng đã trình diễn công nghệ Turbo Cell hoàn toàn mới, đây là một phương pháp thiết kế tùy chỉnh nhằm cung cấp tần số CPU cao nhất và nâng cao hiệu suất của các đường dẫn tốc độ quan trọng trong GPU.
Các nút 14A và 14A-E là thế hệ nút mới tiếp theo sau nút 18A. Intel cho biết, hiệu suất và tiêu thụ năng lượng của nút 14A sẽ cải thiện từ 15% đến 20% so với nút 18A, điều này có thể đạt được thông qua tốc độ đồng hồ cao hơn hoặc giảm tiêu thụ năng lượng từ 25% đến 35% trong khi vẫn duy trì hiệu suất tương đương, điều này tùy thuộc vào việc tinh chỉnh chip. Cải tiến này chủ yếu nhờ vào mạng lưới cung cấp điện trực tiếp qua mặt sau hoàn toàn mới của Intel, mà công ty đã đặt tên là PowerDirect.
Intel cũng đã thêm nhiều chức năng mới để cải tiến các nút, chẳng hạn như phạm vi điện áp ngưỡng (Vt) rộng hơn, nhằm đạt được đường cong điện áp/tần số rộng hơn.
Mật độ transistor của nút 14A cũng cao hơn 1.3 lần so với nút 18A. Intel cũng đã cải tiến transistor RibbonFET của mình cho 14A, giờ đây được gọi là “RibbonFET 2”. Intel chưa công bố chi tiết về thế hệ RibbonFET mới, nhưng thiết kế tổng thể đã cải thiện mật độ transistor và đạt được tốc độ chuyển mạch nhanh hơn bằng cách sử dụng các nanomảnh chồng bốn lớp hoàn toàn được bao bọc bởi dây dẫn (hình trên là hình cắt ngang của transistor nmos và pmos).
Tính năng Turbo Cells mới của Intel rất xuất sắc nhưng cũng hơi phức tạp. Turbo Cells có nhiều mục đích, nhưng Intel đặc biệt nhấn mạnh rằng chúng sẽ được sử dụng cho các đường dẫn quan trọng của CPU và GPU, thường được gọi là “đường dẫn tăng tốc”. Điều này có lý do của nó.
Đường dẫn thời gian trong bộ xử lý đề cập đến con đường mà tín hiệu truyền qua dây dẫn và cổng logic trong suốt thời gian hoạt động bình thường. Tuy nhiên, độ trễ của các tín hiệu này có thể làm gián đoạn thời gian đồng hồ của bộ xử lý. Đường dẫn quan trọng là con đường có tổng độ trễ dài nhất.
Vì bộ xử lý hoạt động dựa trên tín hiệu đồng hồ, nên đường dẫn quan trọng chậm nhất xác định giới hạn tần số tối đa của toàn bộ chip, trở thành nút thắt cổ chai cho hiệu suất tổng thể (mặc dù có sự khác biệt giữa các miền đồng hồ, nhưng nguyên tắc tổng thể là như nhau). Các nhà thiết kế chip thường sẽ sử dụng transistor tốc độ cao hơn trong các khu vực này của chip, nhưng điều này sẽ giảm mật độ transistor và làm tăng tiêu thụ điện do các transistor nhanh hơn thường có độ rò rỉ lớn hơn, tiêu thụ nhiều năng lượng hơn. Turbo Cells hoàn toàn mới cung cấp cho kiến trúc sư chip công cụ tinh vi hơn để giải quyết vấn đề đường dẫn quan trọng.
Turbo Cells nhằm mục đích nâng cao hiệu suất bằng cách tăng cường dòng điện dẫn của transistor từ thư viện ngắn, khi chúng được sử dụng để tạo ra thư viện cao đôi (chiều cao của hai hàng tiêu chuẩn), đồng thời duy trì bố trí mật độ cao để đạt hiệu quả diện tích tối ưu.
Hình trên mô tả bốn cách bố trí khác nhau của các nanobăng nmos và pmos (màu hồng và xanh lá cây), có chiều rộng và cấu hình khác nhau, được tối ưu hóa dòng dẫn cho các tình huống khác nhau. Chiều rộng của nanobăng có thể điều chỉnh và cũng có thể kết hợp riêng lẻ, tạo thành nanobăng rất rộng để đạt được dòng điện dẫn tối đa. Các tùy chọn đa dạng cung cấp cho các nhà thiết kế bộ công cụ mạnh mẽ để tùy chỉnh theo ý muốn.
Intel cho biết, Turbo Cells cuối cùng có thể được sử dụng để kết hợp các đơn vị tiêu thụ điện năng thấp hơn, tốc độ cao hơn với các đơn vị tiết kiệm điện trong cùng một module thiết kế, từ đó tạo ra sự cân bằng thích hợp giữa công suất, hiệu suất và diện tích (PPA) cho bất kỳ tình huống nào.
Đường dẫn quan trọng chính là nút thắt cổ chai cuối cùng; có thể coi nó là mắt xích yếu nhất trong chuỗi. Turbo Cells hoàn toàn mới của Intel được thiết kế để tăng cường hiệu suất tổng thể của bộ xử lý bằng cách tăng tốc những đường dẫn này, nhưng không phải hi sinh như việc giải quyết vấn đề đường dẫn quan trọng. Chúng ta sẽ phải đợi đến năm 2027 để thấy được hiệu quả cuối cùng.
High NA EUV, sự lựa chọn ra sao?
Là trung tâm của cuộc cạnh tranh sản xuất tiếp theo, khi nào sử dụng máy litho EUV High NA vẫn là một điểm đáng quan tâm.
Trong việc áp dụng các yếu tố bán dẫn mới, TSMC đã là người tiên phong trong nhiều năm và thường dẫn đầu xu hướng. Nhưng hiện tại, công ty dường như sẽ từ bỏ việc sử dụng thiết bị litho EUV với độ phóng đại cao trong quy trình A14 của mình mà thay vào đó là áp dụng công nghệ EUV với độ phóng đại truyền thống 0.33. Thông tin này được công bố tại hội thảo công nghệ độ phóng đại, nơi Phó Chủ tịch cấp cao TSMC, Kevin Zhangh đã công bố tiến triển này. Có thể chắc chắn rằng, các nhà máy gia công của Intel và một vài nhà sản xuất DRAM hiện đang có lợi thế về “công nghệ” so với TSMC.
“TSMC sẽ không sử dụng công nghệ litho EUV với độ phóng đại cao để chế tạo hình mẫu cho chip A14, kế hoạch sản xuất của chip này sẽ bắt đầu vào năm 2028. Từ 2nm đến A14, chúng tôi không nhất thiết phải sử dụng High NA, nhưng chúng tôi có thể tiếp tục duy trì độ phức tạp trong các bước xử lý. Trong mỗi thế hệ công nghệ, chúng tôi cố gắng giảm thiểu số lượng mặt nạ tăng lên. Điều này rất quan trọng để cung cấp giải pháp tiết kiệm chi phí,” Kevin Zhang của TSMC cho biết.
Theo các báo cáo, lý do chính mà TSMC cho rằng độ phóng đại cao (NA) không quan trọng đối với quy trình A14 là do chi phí khi sử dụng các công cụ litho liên quan, chi phí có thể cao hơn 2.5 lần so với phương pháp EUV truyền thống, điều này cuối cùng sẽ làm tăng chi phí sản xuất của nút A14 rất nhiều, có nghĩa là việc ứng dụng trong sản phẩm tiêu dùng sẽ trở nên khó khăn. Gã khổng lồ Đài Loan này phụ thuộc vào thiết kế chip và năng lực sản xuất, nhưng điều này không có nghĩa là công ty sẽ không áp dụng EUV với độ phóng đại cao trong quy trình trong tương lai, vì họ đã lên kế hoạch sử dụng nó cho nút A14P.
Một lý do khác khiến High NA tăng chi phí là thiết kế một lớp đơn cho chip A14 của TSMC cần nhiều mặt nạ quang. Việc sử dụng công cụ litho mới nhất chỉ nâng cao chi phí nhưng không mang lại nhiều lợi ích. Ngược lại, bằng cách tập trung vào EUV 0.33, TSMC có thể sử dụng công nghệ phơi sáng nhiều lần để giữ nguyên độ phức tạp thiết kế mà không cần độ chính xác cực kỳ cao của EUV High NA, cuối cùng hạ thấp chi phí sản xuất.
Nhưng TSMC đã chỉ ra trong phản hồi sau đó: “TSMC sẽ đánh giá cẩn thận các đổi mới công nghệ như cấu trúc transistor mới và các công cụ mới, và cân nhắc mức độ trưởng thành, chi phí và lợi ích mà chúng mang lại cho khách hàng trước khi đưa vào sản xuất hàng loạt. TSMC dự định giới thiệu máy litho EUV với độ phóng đại cao để nghiên cứu phát triển trước, để phát triển cơ sở hạ tầng và giải pháp tạo hình cần thiết cho khách hàng, nhằm thúc đẩy đổi mới.”
Intel đã giải thích nguyên lý đứng sau chiến lược High NA EUV của mình tại hội nghị Intel Foundry Direct 2025 trong tuần này. Mặc dù luôn có sự nghi ngờ về hiệu quả chi phí, Intel vẫn kiên quyết sử dụng thiết bị sản xuất chip EUV High NA mới trong quy trình 14A sắp ra mắt của mình. Tuy nhiên, Intel vẫn chưa hoàn toàn cam kết sử dụng thiết bị mới này trong sản xuất, nhưng họ có một quy trình sản xuất thay thế sử dụng EUV Low NA cho nút 14A.
Intel đã lắp đặt máy litho EUV với độ phóng đại cao thứ hai tại nhà máy của mình ở Oregon và cho biết rằng tiến độ công nghệ đang diễn ra suôn sẻ. Tuy nhiên, do vẫn đang trong giai đoạn phát triển, máy litho EUV High NA ASML Twinscan NXE:5000 có trị giá khoảng 400 triệu đô la vẫn chưa được đưa vào môi trường sản xuất, do đó, Intel không gánh bất kỳ rủi ro nào.
Tiến sĩ Naga Chandrasekaran, Phó Chủ tịch công nghệ gia công và sản xuất, COO và Giám đốc điều hành của Intel cho biết: “Đầu tiên, Intel vẫn có thể chọn giải pháp Low NA hoặc High NA cho công nghệ 14A của chúng tôi, và các quy tắc thiết kế tương thích mà không ảnh hưởng đến khách hàng, tùy thuộc vào con đường mà chúng tôi chọn. Thứ hai, hiệu suất của EUV High NA đạt yêu cầu của chúng tôi và chúng tôi sẽ phát hành nó vào thời điểm thích hợp.”
“Chúng tôi đã thu thập dữ liệu từ 18A và 14A cho thấy, giữa giải pháp dựa trên tỷ lệ rỗng thấp và giải pháp dựa trên tỷ lệ rỗng cao, có sự ngang bằng về lợi suất. Do đó, chúng tôi sẽ tiếp tục tiến bộ công nghệ và đảm bảo rằng chúng tôi có sự lựa chọn hợp lý, để đảm bảo rằng giải pháp mà chúng tôi cung cấp cho khách hàng có rủi ro thấp nhất và lợi nhuận tốt nhất trong quyết định chúng tôi đưa ra,” Naga giải thích.
Intel sẽ chỉ sử dụng EUV High NA cho một vài lớp trên nút 14A (số lượng cụ thể chưa rõ), trong khi các máy khác nhau với độ phân giải khác nhau sẽ được sử dụng cho các lớp khác. Điều này có nghĩa là sự lựa chọn giữa hai máy chỉ ảnh hưởng đến một số phần của quy trình sản xuất, nhưng Intel cho biết, việc sử dụng máy EUV Low NA cho việc tạo hình ba lần, thay vì sử dụng máy EUV High NA, có thể sản xuất ra kết quả tương tự.
Vì cả hai công nghệ đều tương thích với quy tắc thiết kế, nên bất kể Intel quyết định thế nào cho quy trình sản xuất cuối cùng (cho dù có chấp nhận EUV High NA hay không), khách hàng của Intel không cần phải thay đổi thiết kế của họ, điều này giúp xóa bỏ nỗi lo của khách hàng về việc Intel áp dụng công nghệ sản xuất chưa được chứng minh.
Hơn nữa, Intel tuyên bố rằng tỷ lệ tốt của hai quy trình sản xuất là như nhau, có nghĩa là ngay cả khi phát triển EUV với độ phóng đại cao gặp trở ngại, hoặc Intel chọn không triển khai công nghệ này vì lý do kinh tế, điều đó sẽ không gây ảnh hưởng nghiêm trọng đến thời gian ra mắt sản phẩm. Việc sử dụng phơi sáng nhiều lần thường giảm tỷ lệ tốt, nhưng Intel tuyên bố rằng tỷ lệ tốt không thay đổi, cho thấy sự tiến bộ của công nghệ phơi sáng nhiều lần hiện đại, đặc biệt là trong lĩnh vực công nghệ ghi hình.
Cuộc thảo luận công chúng xung quanh EUV với độ phóng đại cao phần lớn tập trung vào chi phí. Các chuyên gia trong ngành thường cho rằng, hiệu quả chi phí của EUV với độ phóng đại cao không bằng công nghệ phơi sáng nhiều lần EUV với độ phóng đại thấp, nhưng việc đưa máy vào sản xuất vẫn gặp nhiều rào cản về kỹ thuật. Hầu hết các thách thức tập trung vào một loạt công nghệ bổ sung cần thiết để đạt được EUV với độ phóng đại cao, chẳng hạn như vật liệu nhạy sáng, mặt nạ quang và công nghệ litho tính toán, tất cả đều cần tối ưu hóa cho máy mới.
Tuy nhiên, Intel đã nhanh chóng áp dụng máy móc ASML để chiếm ưu thế trong cuộc cạnh tranh và đã sử dụng công nghệ litho có độ phóng đại cao để sản xuất 30,000 wafer trong giai đoạn phát triển. Như một đại diện giải thích trong giai đoạn muộn của sự kiện, Intel vẫn đạt được tiết kiệm chi phí đáng kể do giảm khoảng 40 bước quy trình.
Cuối cùng, tôi muốn nói về EUV với độ phóng đại cao. Tại sao chúng ta lại làm điều này? Lý do rất đơn giản, đó là chi phí thấp hơn. Hình ở giữa cho thấy mẫu được tạo ra bằng EUV với độ phóng đại cao một lần, có khoảng cách tương đương với khoảng cách chúng tôi yêu cầu cho 14A. Phía bên phải cho thấy một mẫu rất tương tự được tạo ra bằng phương pháp truyền thống, mà chúng tôi đã sử dụng ba lần phơi sáng EUV (tạo hình ba lần), với tổng cộng khoảng 40 bước quy trình để tạo ra mẫu đó.
“Vì vậy, tổng thể, chúng tôi thấy rằng quy trình ngắn gọn hơn và đơn giản hơn, đây là loại ứng dụng mà chúng tôi sẽ sử dụng EUV với độ phóng đại cao trong 14A, so với EUV với độ phóng đại thấp 0.33, điều này làm giảm chi phí. Hơn nữa, điều này cung cấp tùy chọn để giảm số lượng lớp kim loại và đạt được cải tiến hiệu suất bổ sung.”
Intel không chỉ ra liệu sự so sánh của mình có dựa trên in toàn bộ kích thước mặt nạ hay không. Máy EUV với độ phóng đại cao chỉ có thể in một nửa kích thước mặt nạ một lần, cần phải in hai lần mới tạo ra một bộ xử lý có kích thước mặt nạ, và dựa vào việc ghép lại hai lần in để tạo thành một đơn vị hoàn chỉnh. Ngược lại, các chip có kích thước bằng hoặc nhỏ hơn một nửa kích thước mặt nạ chỉ cần in một lần khi sử dụng máy EUV với độ phóng đại cao. So với đó, máy EUV với độ phóng đại thấp chỉ cần in một lần để xử lý một chip có kích thước mặt nạ đầy đủ.
Intel đã gặp nhiều thất bại tại nút 10nm, dẫn đến việc mất vị thế dẫn đầu trong sản xuất chip so với TSMC, và Intel đã đổ lỗi cho vấn đề 10nm do đã đầu tư quá nhiều vào cả công nghệ sản xuất mới và quy trình.
Quyết định phát triển quy trình sản xuất Low NA thay thế nhằm ngăn ngừa lặp lại những sai lầm trong quá khứ và Intel đã từng giảm thiểu các rủi ro tiến bộ khác bằng cách phát triển các giải pháp thay thế.
Ví dụ, công ty đã phát triển hệ thống cung cấp điện từ mặt sau hoàn toàn mới tại nút 18A, đây là một điều chưa từng có trong ngành; đồng thời, công ty cũng đã phát triển transistor GAA, điều này cũng là lần đầu tiên trong lịch sử của Intel. Để đảm bảo có phương án dự phòng, công ty đã thực hiện một chiến lược quản lý rủi ro nội bộ cho quy trình 18A của mình, bao gồm phát triển một nút quy trình thử nghiệm nội bộ không có nguồn cung cấp điện từ mặt sau. Tuy nhiên, do sự tiến triển tốt trong phát triển GAA và nguồn cung điện từ mặt sau, Intel cuối cùng đã đẩy nhanh phiên bản hoàn chỉnh của nút 18A.
Đối thủ của Intel, TSMC đã xác nhận rằng họ sẽ không sử dụng công nghệ High NA trên nút A14 cạnh tranh của mình và vẫn chưa tiết lộ thời gian đưa thiết bị EUV High NA mới vào sản xuất hàng loạt. Intel đã có kế hoạch ban đầu sử dụng công nghệ High NA trong quy trình A18 của mình, quy trình sẽ ra mắt trước nút 14A. Intel sau đó đã điều chỉnh kế hoạch này, nói rằng tốc độ phát triển của nút quy trình này nhanh hơn dự kiến, điều này có nghĩa là thiết bị không thể sẵn sàng kịp thời.
Bài viết này được trích từ “Quan sát Ngành Công Nghiệp Bán Dẫn”, nội dung nguồn từ Source; biên tập viên Zhiyun Finance: Liu Xuan.