Ứng dụng Zhitong Finance đã xác nhận rằng, tại Hội nghị “IMW 2025” diễn ra gần đây, Samsung Electronics đã trình bày chi tiết về quá trình tiến hóa và thách thức tương lai của DRAM và NAND flash thế hệ tiếp theo. Khi nhìn lại sự thay đổi của công nghệ lưu trữ trong nhiều năm qua, cả DRAM lẫn NAND flash đều đang phải đối mặt với nhiều khó khăn cản trở sự phát triển hơn nữa. Trong bài phát biểu chính, Samsung đã bày tỏ mong muốn mạnh mẽ trong việc tìm kiếm giải pháp và thúc đẩy tiến bộ công nghệ liên tục. Hội nghị lần này thu hút nhiều doanh nghiệp và chuyên gia toàn cầu tham gia, họ đã có những chia sẻ phong phú và sâu sắc xung quanh tương lai của DRAM và NAND. Ví dụ, imec đã công bố công nghệ cổng kim loại hoàn toàn lần đầu tiên, giúp 3D NAND thu hẹp khoảng cách giữa các lớp xuống còn 30nm đồng thời đảm bảo độ tin cậy; Kioxia đã giới thiệu công nghệ mã hóa đa cấp của mình, mang lại những khả năng mới cho việc truy cập ngẫu nhiên tốc độ cao của flash; Công ty Applied Materials cũng đã phát triển công nghệ kênh Si cho 3D NAND với tốc độ tăng trưởng ngoại vi nhanh.
Tại sự kiện “IMW 2025”, Samsung Electronics đã bàn về quá trình phát triển của DRAM và NAND flash thế hệ tiếp theo.
Trong phần DRAM, Samsung đã điểm lại quá trình phát triển của đơn vị DRAM trong những năm qua.
Trong những năm 1990, MOS FET n-kênh phẳng là tiêu chuẩn cho transistor lựa chọn đơn vị (transistor đơn vị). Tuy nhiên, bước vào thế kỷ 21, hiệu ứng kênh ngắn và rò rỉ điện đã trở thành vấn đề không thể bỏ qua. Một cấu trúc transistor được thiết thiết kế ra mà không làm ngắn chiều dài kênh để thu nhỏ theo hướng nằm ngang (horizontally) đã được áp dụng cho transistor DRAM. Nhờ công nghệ in lithography phát triển không ngừng, diện tích của đơn vị DRAM có thể thu nhỏ liên tục.
Đồng thời, bố cục lưới của đơn vị DRAM đã được cải tiến vào những năm 2010. Kích thước của đơn vị DRAM được so sánh theo quy tắc thiết kế (hoặc kích thước chế biến nhỏ nhất) “F: kích thước đặc trưng”. Về nguyên tắc, đơn vị nhỏ nhất có thể có là 2F (kích thước đứng) x 2F (kích thước nằm ngang) = 4F2, nhưng điều này rất khó thực hiện.
Trong những năm 2010, bằng cách cải thiện bố cục lưới đơn vị DRAM, diện tích đơn vị đã giảm từ “8F2” xuống “6F2”. Ngay cả khi kích thước chế biến giống nhau, diện tích đơn vị đã giảm 25%. Bố cục “6F2” này vẫn là tiêu chuẩn sử dụng cho DRAM dung lượng lớn cho đến ngày nay.
Trong bố cục “6F2”, diện tích của transistor đơn vị đã được thu nhỏ bằng cách nhúng các đường dữ liệu và kênh vào đế. Bố cục của nguồn và thoát ngang. Cấu trúc đứng của transistor đơn vị bắt đầu từ phía đế bao gồm: đường dữ liệu (WL), kênh, điểm tiếp xúc đường dẫn (BLC), điểm tiếp xúc lưu trữ điện tích (SNC), đường dẫn và tụ điện đơn vị. Khoảng cách giữa các đường dữ liệu là 2F, còn khoảng cách giữa các đường dẫn là 3F.
Đơn vị DRAM thế hệ 10nm (thế hệ 1X và về sau) cơ bản duy trì cấu trúc trên, nhưng trải qua cải tiến trong cấu trúc tụ điện, vật liệu đường dữ liệu, v.v., trải qua bảy thế hệ và lần lượt được gọi là “1X→1Y→1Z→1A→1B→1C→1D”. Tuy nhiên, thế hệ tiếp theo “0A” (thế hệ đầu tiên dưới 10nm) sẽ khó duy trì bố cục “6F2”, mà có khả năng cao chuyển sang bố cục “4F2”.
Đối với DRAM dưới 10nm, làm thế nào để thực hiện
Cấu trúc cơ bản của transistor đơn vị để thực hiện bố cục “4F2” là cấu trúc kênh sắp xếp theo chiều dọc. Nó được gọi là “VCT (Transistor kênh dọc)”. Đường dẫn, kênh (có đường dữ liệu bên cạnh) và tụ điện được sắp xếp theo chiều dọc từ phía đế.
Hình minh họa: Bố cục lưới đơn vị DRAM và ví dụ về transistor kênh dọc. Phía trên bên trái là bố cục “6F2”, phía trên bên phải là bố cục “4F2”. Góc bên trái dưới là ví dụ về cấu trúc VCT (transistor kênh dọc) do Samsung phát minh ra (được gọi là “S2CAT: Transistor lưới đơn vị tự định vị”), góc bên dưới bên phải là hình ảnh mặt cắt ngang của lưới đơn vị nguyên mẫu được quan sát bằng kính hiển vi điện tử truyền qua (TEM).
Những nỗ lực để đạt được mật độ bộ nhớ cao hơn là DRAM ba chiều (3D DRAM). Điều này được thực hiện bằng cách xếp chồng theo chiều dọc của các đơn vị DRAM dài theo chiều ngang (một đầu có đường dẫn, giữa có kênh và đầu kia có tụ điện) để tăng dung lượng lưu trữ.
Hình minh họa: Nguyên mẫu của DRAM ba chiều (3D DRAM). Đây là một nguyên mẫu được Samsung tưởng tượng và chế tạo. Chúng được gọi là “VS-CAT (Transistor lưới đơn vị xếp chồng theo chiều dọc)”. Bức tranh bên trái cho thấy mặt cắt ngang của lưới đơn vị DRAM nguyên mẫu được quan sát bằng TEM. Góc trên bên trái hiển thị transistor và tụ điện xếp chồng 3D, góc dưới bên trái hiển thị cấu trúc khai thác đường dẫn (bậc thang), bên phải hiển thị mặt cắt ngang của đường dữ liệu và kênh (một kênh kẹp giữa hai đường dữ liệu). Hình cấu trúc bên phải trình bày ý tưởng giảm khu vực silicon bằng cách xếp chồng lưới đơn vị xếp chồng và mạch ngoại vi. Kết hợp lưới đơn vị tế bào (Cell WF) với lưới mạch ngoại vi (Core/Peri. WF).
NAND flash vượt qua giới hạn
Từ đây, sẽ có một tóm tắt ngắn về phần giới thiệu về NAND flash (gọi tắt là “NAND flash”). NAND flash đã được thương mại hóa từ giữa những năm 90 và đã trải qua các giới hạn về mật độ và thu nhỏ.
Ban đầu, dung lượng bộ nhớ và mật độ chủ yếu được tăng lên thông qua quá trình thu nhỏ, nhưng vào đầu những năm 2010, quá trình thu nhỏ đã đạt giới hạn. Điều này là do, ngay cả khi có sự tồn tại của khoảng trống được cho là có hiệu suất cách điện tốt nhất, không thể ngăn chặn sự can thiệp giữa các đơn vị bên cạnh (transistor đơn vị), và lượng điện tích mà các đơn vị có thể lưu trữ đã giảm đến mức không thể ngăn chặn sự can thiệp.
Hình minh họa: Sự phát triển của NAND flash
(Từ những năm 1990 đến những năm 2030)
Khi đó, bước đột phá (phương pháp phá vỡ giới hạn) chính là việc biến đổi sang dạng 3D. Các chuỗi đơn vị transistor cơ bản của NAND flash đã chuyển từ hướng nằm ngang sang hướng theo chiều dọc. Kết quả là, lượng điện tích mà các đơn vị có thể lưu trữ đã tăng đáng kể, và sự can thiệp giữa các đơn vị bên cạnh đã giảm đáng kể.
Ngoài ra, công ty cũng đã sử dụng NAND flash ba chiều (3D NAND flash), thành công trong việc thực hiện “lưu trữ đa giá trị” mà bộ nhớ bán dẫn truyền thống khó có thể đạt được, tức là lưu trữ ba bit dữ liệu trong một đơn vị.
Các chuỗi đơn vị theo chiều dọc đã nhanh chóng gia tăng mật độ và dung lượng bằng cách tăng số lượng các transistor đơn vị xếp chồng. Sản phẩm đầu những năm 2010 có 32 lớp. Đến giữa những năm 2020, nó đã phát triển lên hơn 300 lớp, với chiều cao gấp khoảng mười lần chiều cao ban đầu. Hơn nữa, bố cục của việc xếp chồng lưới đơn vị lên trên mạch ngoại vi (CuA: CMOS dưới lưới) cũng đã được đưa vào sử dụng thực tế, giảm khu vực silicon.
Đồng thời, NAND flash 3D cũng đang đối mặt với những thách thức tương tự như NAND flash phẳng bấy giờ. Khi số lượng xếp chồng tăng lên, lỗ hình thành kênh chuỗi đơn vị ngày càng sâu, khiến cho quá trình khắc trở nên khó khăn hơn. Để giảm bớt vấn đề này, lớp cách điện giữa cổng (đường dữ liệu) và đường dữ liệu của transistor đơn vị đã dần mỏng đi. Điều này làm tăng sự can thiệp giữa các đơn vị bên cạnh trong cùng một chuỗi đơn vị và giảm lượng điện tích có thể tích lũy.
Hơn nữa, khoảng cách giữa các lỗ tạo thành kênh của các đơn vị chuỗi (lỗ lưu trữ) cũng dần thu hẹp, giúp tăng mật độ lưu trữ. Điều này đã làm tăng sự can thiệp giữa các chuỗi đơn vị bên cạnh nhau.
Để giải quyết vấn đề này, người ta đã thử thay thế lớp cách điện cổng của nitơ oxit (ONO) bằng màng ferroelectric trong các làn châm điện. Phương pháp chặn điện tích là xác định giá trị logic (“cao” hoặc “thấp” của 1 bit) bằng cách tích lũy điện tích (chủ yếu là electron dẫn) vào mức năng lượng bắt giữ trong màng ONO. Giá trị logic của màng ferroelectric được xác định bởi hướng phân cực, không phải bởi điện tích.
Bằng cách sử dụng màng ferroelectric trong transistor đơn vị, có thể giảm điện áp lập trình và hạn chế sự biến động của điện áp ngưỡng, giúp giảm thiểu sự can thiệp giữa các đơn vị. Nó cũng đã được xác nhận rằng ở cấp độ đơn vị có thể hỗ trợ “lưu trữ đa giá trị”, tức là tăng số lượng giá trị điện áp ngưỡng của transistor đơn vị từ hai giá trị lên tám giá trị (3 bit) hoặc 16 giá trị (4 bit).
Hình minh họa: Ví dụ về việc áp dụng màng ferroelectric vào transistor NAND flash. Hình ảnh bên trái nhất (a) là hình ảnh mặt cắt ngang của màng cách điện chứa màng ferroelectric (Ferro) (qua TEM). Ở giữa (b) là hình ảnh mặt cắt ngang của transistor đơn vị giống như NAND flash với màng ferroelectric (TEM). Bên phải (c) hiển thị kết quả đo đạc khi điện áp ngưỡng thay đổi theo 16 cách khác nhau (tương đương với 4 bit/đơn vị).
Cả DRAM và NAND flash đều đang phải đối mặt với nhiều thách thức cản trở sự phát triển trong tương lai của chúng. Những gì Samsung đã đề cập trong bài phát biểu chính chỉ là một phần trong số đó. Tôi hy vọng rằng sẽ tìm ra các giải pháp cho những vấn đề này cũng như các vấn đề khác, và mong muốn sự tiến bộ sẽ tiếp tục diễn ra.
Chia sẻ công nghệ thêm
Trong bài phát biểu, các doanh nghiệp và chuyên gia toàn cầu đã có những chia sẻ phong phú về tương lai của DRAM và NAND.
Ví dụ, imec lần đầu tiên công bố công nghệ cổng kim loại hoàn toàn, công nghệ này có thể thu hẹp khoảng cách giữa các lớp xuống 30nm đồng thời đảm bảo độ tin cậy cho NAND flash 3D. Kioxia cũng đã chia sẻ công nghệ mã hóa đa cấp của mình, công nghệ này có thể thực hiện truy cập ngẫu nhiên tốc độ cao cho flash. Công ty Applied Materials đã phát triển một công nghệ kênh Si cho 3D NAND với tốc độ tăng trưởng ngoại vi nhanh.
Ngoài 3D NAND, GLOBALFOUNDRIES cũng sẽ giới thiệu công nghệ flash nhúng phân cổng tương thích với CMOS HKMG 28nm. Họ đã trình diễn một nguyên mẫu flash nhúng 34Mbit.
Trong lĩnh vực “DRAM”, công ty đầu tư mạo hiểm NEO Semiconductor phát triển công nghệ bộ nhớ 3D tương tự như cấu trúc 3D NAND “3D X-DRAM”. Nhà cung cấp bộ nhớ Macronix International sẽ trình bày công nghệ DRAM 3D cải tiến, công nghệ này sử dụng hai đường dữ liệu nằm ngang, một đường dẫn đứng và thyristor điều khiển cổng. Phòng thí nghiệm năng lượng bán dẫn (SEL) đã chế tạo một nguyên mẫu DRAM 3D 1M bit bằng cách sử dụng FET bán dẫn oxit ghép chồng lên FET phẳng và FET kênh đứng.
Trong lĩnh vực “bộ nhớ ferroelectric”, Micron Technology đã trình bày công nghệ kỹ thuật vật liệu cho bộ nhớ ferroelectric hiệu suất cao và tuổi thọ dài. Georgia Tech sẽ mô tả quy trình sản xuất của một tụ điện không bay hơi khả năng thực hiện đọc không mất tín hiệu cho tụ điện ferroelectric. GLOBALFOUNDRIES cũng đã thảo luận về vấn đề thu hút điện tích xảy ra trong bộ nhớ FeFET bổ sung, được thiết kế để nhúng vào CMOS logic.
Trong lĩnh vực “bộ nhớ điện trở/crosspoint”, Đại học Tsinghua sẽ trình bày một mô-đun bộ nhớ điện trở nhúng 3,75Mbit tương thích với quy trình CMOS áp suất cao 40nm. Hơn nữa, Macronix International đã phát triển cấu trúc dị thể AsSeGeS và GeN, tối ưu hóa hiệu suất của bộ chọn OTS được sử dụng trong bộ nhớ crosspoint.